High Bandwidth Memory (HBM) é uma interface de memória de computador para memória síncrona dinâmica de acesso aleatório (SDRAM) empilhada em 3D, inicialmente desenvolvida pela Samsung, AMD e SK Hynix. É frequentemente usada em conjunto com aceleradores gráficos voltados para desempenho, dispositivos de rede, FPGAs e ASICs; algumas CPUs utilizam HBM como cache ou RAM no pacote, como a NEC SX-Aurora TSUBASA e a Fujitsu A64FX. O primeiro chip de memória HBM foi produzido pela SK Hynix em 2013, e os primeiros dispositivos com HBM foram as GPUs AMD Fiji em 2015.
O HBM foi adotado pela JEDEC como padrão da indústria em outubro de 2013. A segunda geração, HBM2, foi aceita pela JEDEC em janeiro de 2016. A JEDEC anunciou oficialmente o padrão HBM3 em 27 de janeiro de 2022, e o padrão HBM4 em abril de 2025. Em 2025, os maiores fabricantes mundiais de HBM incluem SK Hynix, Samsung Electronics e Micron Technology. A TSMC produz o die base para HBM e está planejada para ser a fundição de várias empresas de HBM em 2026.
Tecnologia
O HBM alcança maior largura de banda que DDR4 ou GDDR5 usando menos energia, e em um fator de forma substancialmente menor. Isso é alcançado empilhando até 32 dies de DRAM e um die base opcional que pode incluir circuitos de buffer e lógica de teste. A pilha é frequentemente conectada ao controlador de memória em uma GPU ou CPU através de um substrato, como um interposer de silício. Alternativamente, o die de memória pode ser empilhado diretamente no chip da CPU ou GPU. Dentro da pilha, os dies são interconectados verticalmente por vias de silício (TSVs) e microbumps. A tecnologia HBM é semelhante em princípio, mas incompatível, com a interface Hybrid Memory Cube (HMC) desenvolvida pela Micron Technology.
O barramento de memória HBM é muito largo em comparação com outras memórias DRAM, como DDR4 ou GDDR5. Uma pilha HBM1 de quatro dies de DRAM (4-Hi) tem dois canais de 128 bits por die, totalizando 8 canais e uma largura de 1024 bits no total. Uma placa de vídeo/GPU com quatro pilhas HBM 4-Hi teria, portanto, um barramento de memória com largura de 4096 bits. Em comparação, a largura do barramento das memórias GDDR é de 32 bits, com 16 canais para uma placa de vídeo com interface de memória de 512 bits. O HBM1 suportava até 4 GB por pacote.
O maior número de conexões com a memória, em relação a DDR4 ou GDDR5, exigiu um novo método de conectar a memória HBM à GPU (ou outro processador). AMD e Nvidia usaram dispositivos semicondutores projetados especificamente, chamados interposers, para conectar a memória e os dies da GPU. Este interposer tem a vantagem adicional de exigir que a memória e o processador estejam fisicamente próximos, diminuindo os caminhos de memória. No entanto, como a fabricação de dispositivos semicondutores é significativamente mais cara do que a fabricação de placas de circuito impresso, isso adiciona custo ao produto final.
Interface
A DRAM HBM é firmemente acoplada ao die do processador host com uma interface distribuída. A interface é dividida em canais independentes. Os canais são completamente independentes entre si e não são necessariamente síncronos entre si. A DRAM HBM usa uma arquitetura de interface larga para alcançar operação de alta velocidade e baixo consumo de energia. A DRAM HBM1 usava um clock diferencial de 500 MHz CK_t / CK_c (onde o sufixo "_t" denota o componente "verdadeiro", ou "positivo", do par diferencial, e "_c" significa o "complementar"). Os comandos são registrados nas bordas de subida de CK_t e CK_c. Cada interface de canal mantinha um barramento de dados de 128 bits operando nesta taxa de dados dupla (DDR). O HBM1 suportava taxas de transferência de 1 GT/s por pino (transferindo 1 bit), resultando em uma largura de banda total do pacote de 128 GB/s.
HBM2
A segunda geração de High Bandwidth Memory, HBM2, também especificava até oito dies por pilha e dobrou as taxas de transferência por pino para até 2 GT/s. Mantendo o acesso de 1024 bits de largura, o HBM2 foi capaz de alcançar 256 GB/s de largura de banda de memória por pacote. A especificação HBM2 permitia até 8 GB por pacote. Previa-se que o HBM2 fosse especialmente útil para aplicações de consumo sensíveis ao desempenho, como realidade virtual.
Em 19 de janeiro de 2016, a Samsung anunciou a produção em massa inicial de HBM2, com até 8 GB por pilha. A SK Hynix também anunciou a disponibilidade de pilhas de 4 GB em agosto de 2016.
#### HBM2E
No final de 2018, a JEDEC anunciou uma atualização para a especificação HBM2, fornecendo maior largura de banda e capacidades. Até 307 GB/s por pilha (taxa de dados efetiva de 2,5 Tbit/s) era então suportada na especificação oficial, embora produtos operando a essa velocidade já estivessem disponíveis. Além disso, a atualização adicionou suporte para pilhas 12-Hi (12 dies), tornando possíveis capacidades de até 24 GB por pilha.
Em 20 de março de 2019, a Samsung anunciou seu HBM2E Flashbolt, com oito dies por pilha, taxa de transferência de 3,2 GT/s, fornecendo um total de 16 GB e 410 GB/s por pilha. Em 12 de agosto de 2019, a SK Hynix anunciou seu HBM2E, com oito dies por pilha, taxa de transferência de 3,6 GT/s, fornecendo um total de 16 GB e 460 GB/s por pilha. Em 2 de julho de 2020, a SK Hynix anunciou que a produção em massa havia começado. Em outubro de 2019, a Samsung anunciou seu HBM2E de 12 camadas.
HBM3
No final de 2020, a Micron revelou que o padrão HBM2E seria atualizado e, junto com isso, revelou o então próximo padrão conhecido como HBMnext (posteriormente renomeado para HBM3). Isso seria um grande salto geracional do HBM2 e o substituto do HBM2E. Esta nova VRAM chegaria ao mercado no 4º trimestre de 2022. Isso provavelmente introduziria uma nova arquitetura, como o nome sugere.
Embora a arquitetura pudesse ter sido reformulada, vazamentos apontavam para desempenho semelhante ao padrão HBM2E atualizado. Esta RAM provavelmente seria usada principalmente em GPUs de data center. Em meados de 2021, a SK Hynix revelou algumas especificações do padrão HBM3, com velocidades de I/O de 5,2 Gbit/s e largura de banda de 665 GB/s por pacote, bem como soluções 2.5D e 3D de até 16 camadas.
Em 20 de outubro de 2021, antes de o padrão JEDEC para HBM3 ser finalizado, a SK Hynix foi o primeiro fornecedor de memória a anunciar que havia concluído o desenvolvimento de dispositivos de memória HBM3. De acordo com a SK Hynix, a memória rodaria a até 6,4 Gbit/s/pino, o dobro da taxa de dados do HBM2E padrão JEDEC, que formalmente chegava a 3,2 Gbit/s/pino, ou 78% mais rápido que o HBM2E de 3,6 Gbit/s/pino da própria SK Hynix. Os dispositivos suportavam uma taxa de transferência de dados de 6,4 Gbit/s e, portanto, uma única pilha HBM3 poderia fornecer uma largura de banda de até 819 GB/s. As larguras de barramento básicas para HBM3 permaneceram inalteradas, com uma única pilha de memória tendo 1024 bits de largura. A SK Hynix ofereceria esta memória em duas capacidades: 16 GB e 24 GB, alinhadas com pilhas 8-Hi e 12-Hi.
Impacto no Mercado
O HBM teve um aumento de demanda sem precedentes, e em geral o preço da DRAM (DDR4, DDR e memória flash/NAND) no início de 2026 "experimentou aumentos compostos, alguns excedendo 200%, desde o início de 2025 ... [devido a] demanda sem precedentes vinda do setor de IA ... O HBM está expulsando a capacidade de DRAM commodity. A Micron observou uma taxa de conversão de 3 para 1 entre a capacidade de wafer de HBM e DDR5, significando que cada ramp de HBM comprime diretamente o fornecimento de memória de uso geral."
Essa demanda é impulsionada em grande parte pelo aumento de cargas de trabalho de inteligência artificial e aprendizado de máquina, particularmente em modelos de linguagem de grande escala e sistemas de IA generativa. Empresas como AMD, Nvidia e Intel integram HBM em seus aceleradores, enquanto Samsung Electronics e SK Hynix são fornecedores-chave. A tecnologia também é crítica para o empacotamento avançado da TSMC, pois ela produz o die base para pilhas HBM.
Direções Futuras
O padrão HBM4, anunciado em abril de 2025, deve aumentar ainda mais a largura de banda e a capacidade, com a TSMC planejada para ser a fundição de várias empresas de HBM em 2026. À medida que os modelos de IA crescem em tamanho e complexidade, a demanda por memória de alta largura de banda provavelmente continuará aumentando, potencialmente levando a novas inovações em empilhamento e integração de memória.